Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Brand: Springer
SKU: 9780792383758
Price: 105.41 EUR
Availability: InStock

Автор: Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Език:

Корици: С твърди корици

Издател: Springer

Наличност: Външен склад

Изпращаме след 10-13 дни

105.41 € 206.16 лв

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifyi...

Информация за книгата

Автор

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Език

Английски език

Корици

Книга - С твърди корици

Издадена

1998

страници

158

EAN

9780792383758

ISBN

0792383753

Enbook ID

01397588

Издател

Springer

Теглоt

970

Размери

155 x 235 x 15

Пълно описание

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

Може също да ви хареса

Клиенти, които купиха тази книга, купиха също

Най-често търсени

Categories

Authors

Publishers

Продукти

Продукти

Най-често търсени

Categories

Authors

Publishers

Продукти

Продукти

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Информация за книгата

Пълно описание

Може също да ви хареса

Клиенти, които купиха тази книга, купиха също