Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Brand: Springer-Verlag New York Inc.
SKU: 9781461373315
Price: 105.43 EUR
Availability: InStock

Автор: Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Език:

Корици: С меки корици

Издател: Springer-Verlag New York Inc.

Наличност: Външен склад

Изпращаме след 5-8 дни

105.43 € 206.21 лв

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifyi...

Информация за книгата

Автор

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Език

Английски език

Корици

Книга - С меки корици

Издадена

1998

страници

158

EAN

9781461373315

ISBN

146137331X

Enbook ID

06796876

Издател

Springer-Verlag New York Inc.

Теглоt

290

Размери

155 x 235 x 11

Пълно описание

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

Може също да ви хареса

Клиенти, които купиха тази книга, купиха също

Най-често търсени

Categories

Authors

Publishers

Продукти

Продукти

Най-често търсени

Categories

Authors

Publishers

Продукти

Продукти

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Информация за книгата

Пълно описание

Може също да ви хареса

Клиенти, които купиха тази книга, купиха също